Verfahren zur Justierung der Beanspruchung eines Substrats in einem Halbleitermaterial
EP1808886
Art A3
12. August 2009
Anmelder: Soitec, S.O.I.T.E.C. Silicon on Insulator Technologies 🇫🇷
Details
- Veröffentlichungs-Nr.
- EP1808886
- Aktenzeichen
- EP07100648
- Anmeldetag
- 17. Januar 2007
- Veröffentlichung
- 12. August 2009
- Rechtsraum
- EP
- IPC
- H01L21/265
Abstract
Für dieses Patent liegt uns kein Abstract vor.
Anmelder
- Firmen
- Soitec
S.O.I.T.E.C. Silicon on Insulator Technologies - Land
- 🇫🇷 Frankreich
🇫🇷
Soitec
Französischer Halbleiterhersteller mit Sitz in Bernin, spezialisiert auf Silicon-on-Insulator (SOI) Substrate. Patente decken Halbleitermaterialien und Waferbondtechnik ab.
529 Patente in unserer Datenbank
Fachgebiete
Vertreten von
Collin, Jérôme
Paris, Frankreich
478
Patente gesamt
32
Fachgebiete
21
Anmelder-Länder
Schwerpunkte
Weitere Vertreter
-
Regimbeau
Regimbeau · Rennes