Relaxation einer Verspannten Schicht unter Verwendung einer Geschmolzenen Schicht
EP1846946
Art A1
24. Oktober 2007
Anmelder: Soitec, S.O.I. TEC Silicon on Insulator Technologies 🇫🇷
Details
- Veröffentlichungs-Nr.
- EP1846946
- Aktenzeichen
- EP05819903
- Anmeldetag
- 31. Oktober 2005
- Veröffentlichung
- 24. Oktober 2007
- Rechtsraum
- EP
- IPC
- H01L21/20
Abstract
Für dieses Patent liegt uns kein Abstract vor.
Anmelder
- Firmen
- Soitec
S.O.I. TEC Silicon on Insulator Technologies - Land
- 🇫🇷 Frankreich
🇫🇷
Soitec
Französischer Halbleiterhersteller mit Sitz in Bernin, spezialisiert auf Silicon-on-Insulator (SOI) Substrate. Patente decken Halbleitermaterialien und Waferbondtechnik ab.
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🇫🇷
S.O.I.Tec Silicon on Insulator Technologies
S.O.I.Tec Silicon on Insulator Technologies war ein französischer Hersteller von Silizium-auf-Isolator-Wafern für die Halbleiterindustrie, das heutige Unternehmen firmiert als Soitec. Der Patentbestand konzentriert sich fast ausschließlich auf Halbleiterbauelemente und Waferbondverfahren.
323 Patente in unserer Datenbank
Fachgebiete
Vertreten von
Collin, Jérôme
Paris, Frankreich
478
Patente gesamt
32
Fachgebiete
21
Anmelder-Länder
Schwerpunkte
Weitere Vertreter
-
Regimbeau
Regimbeau · Rennes