Verfahren zum Reduzieren der Trap-Dichte in einem Halbleiterwafer
EP1851790
Art A1
7. November 2007
Anmelder: Soitec, S.O.I.Tec Silicon on Insulator Technologies 🇫🇷
Details
- Veröffentlichungs-Nr.
- EP1851790
- Aktenzeichen
- EP05708563
- Anmeldetag
- 3. Februar 2005
- Veröffentlichung
- 7. November 2007
- Rechtsraum
- EP
- IPC
- H01L21/324H01L21/28
Abstract
Für dieses Patent liegt uns kein Abstract vor.
Anmelder
- Firmen
- Soitec
S.O.I.Tec Silicon on Insulator Technologies - Land
- 🇫🇷 Frankreich
🇫🇷
Soitec
Französischer Halbleiterhersteller mit Sitz in Bernin, spezialisiert auf Silicon-on-Insulator (SOI) Substrate. Patente decken Halbleitermaterialien und Waferbondtechnik ab.
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Fachgebiete
Vertreten von
Bomer, Françoise Marie
Saint-Grégoire, Frankreich
76
Patente gesamt
17
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4
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Regimbeau
Regimbeau · Rennes