Herstellungsverfahren für Wafer aus Verbundmaterial und entsprechender Wafer aus Verbundmaterial
EP1986229
Art A1
29. Oktober 2008
Anmelder: Soitec, S.O.I. TEC Silicon on Insulator Technologies 🇫🇷
Details
- Veröffentlichungs-Nr.
- EP1986229
- Aktenzeichen
- EP07290528
- Anmeldetag
- 27. April 2007
- Veröffentlichung
- 29. Oktober 2008
- Rechtsraum
- EP
- IPC
- H01L21/762
Abstract
Für dieses Patent liegt uns kein Abstract vor.
Anmelder
- Firmen
- Soitec
S.O.I. TEC Silicon on Insulator Technologies - Land
- 🇫🇷 Frankreich
🇫🇷
Soitec
Französischer Halbleiterhersteller mit Sitz in Bernin, spezialisiert auf Silicon-on-Insulator (SOI) Substrate. Patente decken Halbleitermaterialien und Waferbondtechnik ab.
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🇫🇷
S.O.I.Tec Silicon on Insulator Technologies
S.O.I.Tec Silicon on Insulator Technologies war ein französischer Hersteller von Silizium-auf-Isolator-Wafern für die Halbleiterindustrie, das heutige Unternehmen firmiert als Soitec. Der Patentbestand konzentriert sich fast ausschließlich auf Halbleiterbauelemente und Waferbondverfahren.
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