Verspannte Schichten in Halbleiterpufferstrukturen
EP2050125
Art B1
20. Dezember 2017
Anmelder: ASM America, Inc., Soitec, S.O.I. Tec Silicon on Insulator Technologies S.A. 🇺🇸
Details
- Veröffentlichungs-Nr.
- EP2050125
- Aktenzeichen
- EP07799093
- Anmeldetag
- 27. Juni 2007
- Veröffentlichung
- 20. Dezember 2017
- Erteilung
- 20. Dezember 2017
- Rechtsraum
- EP
- IPC
- H01L21/20
Abstract
Für dieses Patent liegt uns kein Abstract vor.
Anmelder
- Firmen
- ASM America, Inc.
Soitec
S.O.I. Tec Silicon on Insulator Technologies S.A. - Land
- 🇺🇸 USA
🇫🇷
Soitec
Französischer Halbleiterhersteller mit Sitz in Bernin, spezialisiert auf Silicon-on-Insulator (SOI) Substrate. Patente decken Halbleitermaterialien und Waferbondtechnik ab.
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polypatent · Bergisch Gladbach