Herstellungsverfahren einer Heterostruktur mit Spannungsminimierung
EP2339615
Art A1
29. Juni 2011
Anmelder: Soitec, S.O.I. Tec Silicon on Insulator Technologies 🇫🇷
Details
- Veröffentlichungs-Nr.
- EP2339615
- Aktenzeichen
- EP10192594
- Anmeldetag
- 25. November 2010
- Veröffentlichung
- 29. Juni 2011
- Rechtsraum
- EP
- IPC
- H01L21/762
Abstract
Für dieses Patent liegt uns kein Abstract vor.
Anmelder
- Firmen
- Soitec
S.O.I. Tec Silicon on Insulator Technologies - Land
- 🇫🇷 Frankreich
🇫🇷
Soitec
Französischer Halbleiterhersteller mit Sitz in Bernin, spezialisiert auf Silicon-on-Insulator (SOI) Substrate. Patente decken Halbleitermaterialien und Waferbondtechnik ab.
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Desormiere, Pierre-Louis
Paris, Frankreich
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