Molekulare Verbindung mit Reduzierten Overlay Fehlausrichtung
EP2434533
Art B1
1. Januar 2020
Anmelder: Soitec, S.O.I. Tec Silicon on Insulator Technologies 🇫🇷
Details
- Veröffentlichungs-Nr.
- EP2434533
- Aktenzeichen
- EP11176277
- Anmeldetag
- 2. August 2011
- Veröffentlichung
- 1. Januar 2020
- Erteilung
- 1. Januar 2020
- Rechtsraum
- EP
- IPC
- H01L21/18H01L25/00// H01L21/66H01L23/00
Abstract
Für dieses Patent liegt uns kein Abstract vor.
Anmelder
- Firmen
- Soitec
S.O.I. Tec Silicon on Insulator Technologies - Land
- 🇫🇷 Frankreich
🇫🇷
Soitec
Französischer Halbleiterhersteller mit Sitz in Bernin, spezialisiert auf Silicon-on-Insulator (SOI) Substrate. Patente decken Halbleitermaterialien und Waferbondtechnik ab.
801 Patente in unserer Datenbank
🇫🇷
S.O.I.Tec Silicon on Insulator Technologies
S.O.I.Tec Silicon on Insulator Technologies war ein französischer Hersteller von Silizium-auf-Isolator-Wafern für die Halbleiterindustrie, das heutige Unternehmen firmiert als Soitec. Der Patentbestand konzentriert sich fast ausschließlich auf Halbleiterbauelemente und Waferbondverfahren.
323 Patente in unserer Datenbank
Fachgebiete
Vertreten von
Breesé, Pierre
Levallois-Perret, Frankreich
722
Patente gesamt
32
Fachgebiete
17
Anmelder-Länder
Schwerpunkte
Weitere Vertreter
-
IP Trust
IP Trust · Paris
-
Fidal Innovation
Fidal Innovation · Courbevoie
-
Desormiere, Pierre-Louis
NoneParis