Verfahren zur Herstellung von Halbleiterstrukturen mit einer Schicht mit Hohem Widerstand und Zugehörige Halbleiterstrukturen

EP3193361 Art B1 12. April 2023

Anmelder: SOITEC, Soitec 🇫🇷

Details

Veröffentlichungs-Nr.: EP3193361
Aktenzeichen: EP17150341
Anmeldetag: 5. Januar 2017
Veröffentlichung: 12. April 2023
Erteilung: 12. April 2023
Rechtsraum: EP
IPC: H01L21/762H01L23/48

Offizieller Volltext

Abstract

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Anmelder

Firmen: SOITEC
Soitec
Land: 🇫🇷 Frankreich

🇫🇷 Soitec

Französischer Halbleiterhersteller mit Sitz in Bernin, spezialisiert auf Silicon-on-Insulator (SOI) Substrate. Patente decken Halbleitermaterialien und Waferbondtechnik ab.

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Fachgebiete

Halbleiter & Elektrische Bauelemente

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