Verfahren zum Produzieren einer Gestapelten Struktur

EP4128330 Art B1 27. November 2024

Anmelder: SOITEC 🇫🇷

Details

Veröffentlichungs-Nr.: EP4128330
Aktenzeichen: EP21718933
Anmeldetag: 16. März 2021
Veröffentlichung: 27. November 2024
Erteilung: 27. November 2024
Rechtsraum: EP
IPC: H01L21/762

Offizieller Volltext

Abstract

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Anmelder

Firma: SOITEC
Land: 🇫🇷 Frankreich

🇫🇷 Soitec

Französischer Halbleiterhersteller mit Sitz in Bernin, spezialisiert auf Silicon-on-Insulator (SOI) Substrate. Patente decken Halbleitermaterialien und Waferbondtechnik ab.

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Fachgebiete

Halbleiter & Elektrische Bauelemente

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