Verfahren zur Herstellung einer Verbundstruktur mit einer Dünnen Einkristallinen Halbleiterschicht auf einem Trägersubstrat

EP4315396 Art A1 7. Februar 2024

Anmelder: SOITEC 🇫🇷

Details

Veröffentlichungs-Nr.: EP4315396
Aktenzeichen: EP22712984
Anmeldetag: 14. März 2022
Veröffentlichung: 7. Februar 2024
Rechtsraum: EP
IPC: H01L21/02H01L21/18

Offizieller Volltext

Abstract

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Anmelder

Firma: SOITEC
Land: 🇫🇷 Frankreich

🇫🇷 Soitec

Französischer Halbleiterhersteller mit Sitz in Bernin, spezialisiert auf Silicon-on-Insulator (SOI) Substrate. Patente decken Halbleitermaterialien und Waferbondtechnik ab.

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Fachgebiete

Halbleiter & Elektrische Bauelemente

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