Method for maintaining stress in an etched island in a stressed thin film and structure obtained by implementing said method

WO2006134119 Art A1 21. Dezember 2006

Anmelder: S.O.I.Tec Silicon on Insulator Technologies 🇫🇷

Details

Veröffentlichungs-Nr.: WO2006134119
Aktenzeichen: EP06763691
Anmeldetag: 13. Juni 2006
Veröffentlichung: 21. Dezember 2006
Rechtsraum: WO
IPC: H01L21/20

Offizieller Volltext

Abstract

Für dieses Patent liegt uns kein Abstract vor.

Anmelder

Firma: S.O.I.Tec Silicon on Insulator Technologies
Land: 🇫🇷 Frankreich

🇫🇷 S.O.I.Tec Silicon on Insulator Technologies

S.O.I.Tec Silicon on Insulator Technologies war ein französischer Hersteller von Silizium-auf-Isolator-Wafern für die Halbleiterindustrie, das heutige Unternehmen firmiert als Soitec. Der Patentbestand konzentriert sich fast ausschließlich auf Halbleiterbauelemente und Waferbondverfahren.

323 Patente in unserer Datenbank

Fachgebiete

Halbleiter & Elektrische Bauelemente

Vertreten von