Error tolerant method and semiconductor integrated circuit capable of realizing the method

WO2007108406 Art A1 27. September 2007

Anmelder: National University Corporation Chiba University 🇯🇵

Details

Veröffentlichungs-Nr.: WO2007108406
Aktenzeichen: EP07738787
Anmeldetag: 16. März 2007
Veröffentlichung: 27. September 2007
Rechtsraum: WO
IPC: H03K19/003H03K19/0948

Offizieller Volltext

Abstract

Für dieses Patent liegt uns kein Abstract vor.

Anmelder

Firma: National University Corporation Chiba University
Land: 🇯🇵 Japan

🇯🇵 National University Corporation Chiba University

National University Corporation Chiba University ist die staatliche Trägerorganisation der japanischen Chiba-Universität mit Sitz in der Präfektur Chiba. Das Patentportfolio konzentriert sich auf Medizintechnik sowie Pharma und Biotechnologie, ergänzt um Mess- und Prüftechnik und organische Chemie. Anmeldungen erfolgen seit 2005 bis in die Gegenwart.

393 Patente in unserer Datenbank

Fachgebiete

Elektronik & Schaltungstechnik

Vertreten von