Method for correcting misalignment of positions on a first wafer bonded to a second wafer

WO2013017924 Art A2 7. Februar 2013

Anmelder: Soitec 🇫🇷

Details

Veröffentlichungs-Nr.: WO2013017924
Aktenzeichen: EP12743530
Anmeldetag: 18. Juli 2012
Veröffentlichung: 7. Februar 2013
Rechtsraum: WO
IPC: G03F7/20G03F9/00H01L21/98H01L21/02H01L27/146

Offizieller Volltext

Abstract

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Anmelder

Firma: Soitec
Land: 🇫🇷 Frankreich

🇫🇷 Soitec

Französischer Halbleiterhersteller mit Sitz in Bernin, spezialisiert auf Silicon-on-Insulator (SOI) Substrate. Patente decken Halbleitermaterialien und Waferbondtechnik ab.

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Fachgebiete

Halbleiter & Elektrische Bauelemente Optik & Fototechnik

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