Process for fabricating a heterostructure limiting the formation of defects

WO2013080010 Art A1 6. Juni 2013

Anmelder: Soitec 🇫🇷

Details

Veröffentlichungs-Nr.: WO2013080010
Aktenzeichen: EP12818560
Anmeldetag: 21. November 2012
Veröffentlichung: 6. Juni 2013
Rechtsraum: WO
IPC: H01L21/762

Offizieller Volltext

Abstract

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Anmelder

Firma: Soitec
Land: 🇫🇷 Frankreich

🇫🇷 Soitec

Französischer Halbleiterhersteller mit Sitz in Bernin, spezialisiert auf Silicon-on-Insulator (SOI) Substrate. Patente decken Halbleitermaterialien und Waferbondtechnik ab.

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Fachgebiete

Halbleiter & Elektrische Bauelemente

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