Processes and systems for reducing undesired deposits within a reaction chamber associated with a semiconductor deposition system

WO2013093580 Art A1 27. Juni 2013

Anmelder: Soitec 🇫🇷

Details

Veröffentlichungs-Nr.: WO2013093580
Aktenzeichen: EP12810420
Anmeldetag: 12. November 2012
Veröffentlichung: 27. Juni 2013
Rechtsraum: WO
IPC: C23C16/30C23C16/44C30B25/02C30B25/08C30B29/40

Offizieller Volltext

Abstract

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Anmelder

Firma: Soitec
Land: 🇫🇷 Frankreich

🇫🇷 Soitec

Französischer Halbleiterhersteller mit Sitz in Bernin, spezialisiert auf Silicon-on-Insulator (SOI) Substrate. Patente decken Halbleitermaterialien und Waferbondtechnik ab.

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Fachgebiete

Metallurgie & Oberflächentechnik

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