Method of reducing overlay error in via to grid patterning

WO2018075755 Art A1 26. April 2018

Anmelder: Tokyo Electron Limited 🇯🇵

Details

Veröffentlichungs-Nr.: WO2018075755
Aktenzeichen: EP17861438
Anmeldetag: 19. Oktober 2017
Veröffentlichung: 26. April 2018
Rechtsraum: WO
IPC: H01L21/027H01L21/033H01L21/768

Offizieller Volltext

Abstract

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Anmelder

Firma: Tokyo Electron Limited
Land: 🇯🇵 Japan

🇯🇵 Tokyo Electron

Japanisches Technologieunternehmen mit Sitz in Tokio, einer der weltweit größten Hersteller von Halbleiterfertigungsanlagen. Aktiv in Beschichtungs-, Ätz- und Reinigungssystemen für die Chip- und Displayproduktion.

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Fachgebiete

Halbleiter & Elektrische Bauelemente

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