Verfahren zur Bildung von Schichten aus Halbleitermaterial mit Verringerter Gitterverspannung und Entworfene Substrate damit
EP2345060
Art B1
4. Dezember 2013
Anmelder: Soitec, S.O.I.Tec Silicon on Insulator Technologies 🇫🇷
Details
- Veröffentlichungs-Nr.
- EP2345060
- Aktenzeichen
- EP09793351
- Anmeldetag
- 8. Oktober 2009
- Veröffentlichung
- 4. Dezember 2013
- Erteilung
- 4. Dezember 2013
- Rechtsraum
- EP
- IPC
- H01L21/20H01L21/762
Abstract
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Anmelder
- Firmen
- Soitec
S.O.I.Tec Silicon on Insulator Technologies - Land
- 🇫🇷 Frankreich
🇫🇷
Soitec
Französischer Halbleiterhersteller mit Sitz in Bernin, spezialisiert auf Silicon-on-Insulator (SOI) Substrate. Patente decken Halbleitermaterialien und Waferbondtechnik ab.
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Kanzlei in St Ives bei Cambridge mit langjähriger Erfahrung im britischen und europäischen IP-Recht, bewusst zweigeteilt in ein Patent- und Design- sowie ein Marken- und Urheberrechtsteam. Betreut Mandanten von Einzelerfindern bis zu multinationalen Konzernen mit etablierten IP-Portfolios.
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