Digitaler Phasenregelkreis mit Niedriger Latenz und Unterabtastung bei Bang-Bang
Anmelder: NXP USA, Inc. 🇺🇸
Details
- Veröffentlichungs-Nr.
- EP4757185
- Anmeldetag
- 1. Dezember 2025
- Veröffentlichung
- 10. Juni 2026
- Rechtsraum
- EP
- IPC
- H03L7/087, H03L7/091, H03L7/10
Abstract
An apparatus, such as a subsampling phase locked loop (PLL), includes a digitally controlled oscillator (DCO), a digital phase detector, and a digital filter. The DCO generates a first signal having a phase based on a second signal provided to the DCO. The digital phase detector generates a third signal that represents a phase offset between a reference clock signal and the first signal. The digital filter generates the second signal by filtering out high-frequency fluctuations in the third signal.
Anmelder
- Firma
- NXP USA, Inc.
- Land
- 🇺🇸 USA
US-amerikanische Gesellschaft des Halbleiterkonzerns NXP, die Chips und Halbleiterlösungen für Automobiltechnik, Kommunikation und Industrieelektronik entwickelt.
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