Halbleiterstruktur für einen 3D-Dram mit einer 1T1C-Speicherzellenkonfiguration
Anmelder: IMEC VZW 🇧🇪
Details
- Veröffentlichungs-Nr.
- EP4770302
- Anmeldetag
- 30. Dezember 2024
- Veröffentlichung
- 1. Juli 2026
- Rechtsraum
- EP
Abstract
The present disclosure relates to a semiconductor structure for a 3D DRAM comprising one 1T1C memory cell architecture and vertical bit lines. The semiconductor structure comprises a stack of semiconductor layers and dielectric layers alternatingly arranged along a first axis. Further, a first and second pillar of memory cells arranged displaced along a second axis and extending along the first axis through the stack. Each memory cell comprises a part of one of the semiconductor layers, and one transistor structure and one capacitor with a semiconductor channel and a metal gate that at least partly surrounds the semiconductor channel. The metal gates of memory cells in the same pillar are isolated from each other, and metal gates of memory cells that comprise parts of the same semiconductor layer form an integral metal structure.
Anmelder
- Firma
- IMEC VZW
- Land
- 🇧🇪 Belgien
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