Imagination Technologies Patente
🇬🇧 Großbritannien
Britisches Halbleiter-Designunternehmen aus Kings Langley, das Grafikprozessor-IP-Kerne (PowerVR) sowie Prozessorarchitekturen für mobile Geräte, Automobil- und eingebettete Systeme entwickelt und lizenziert.
Patente nach Anmeldejahr
Nach Anmeldejahr. Patentanmeldungen werden in der Regel erst 18 Monate nach der Anmeldung veröffentlicht, daher sind die jüngsten Jahre noch unvollständig. Der graue Balkenanteil zeigt eine Hochrechnung auf Basis der typischen Veröffentlichungsverzögerung.
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718 gesamt| Patent | |||
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09.06.2021
Hardwareimplementierung eines Neuronalen Netzwerks
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09.06.2021
Entrauschungsfilter
EP3832593
Software & Datenverarbeitung
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19.05.2021
Verfahren und Systeme zur Erzeugung Dreidimensionaler Computerbilder
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19.05.2021
Schnittpunktprüfung auf mehreren Präzisionsebenen in einem Strahlverfolgungssystem
EP3822919
Software & Datenverarbeitung
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21.04.2021
Systeme und Verfahren zur Verarbeitung eines Stroms von Datenwerten
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Status
Angemeldet am 18.10.2018
Erteilt am 21.04.2021
Vertretung
Wright, Nicholas Donald · Kings Langley
Slingsby Partners LLP · London
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21.04.2021
Verfahren und Systeme zur Umwandlung von Gewichten eines Tiefen Neuronalen Netzes von einem Ersten Zahlenformat in ein Zweites Zahlenformat
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14.04.2021
Verfahren und Vorrichtung zur Zeilenentflechtung von Videodaten
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Status
Angemeldet am 31.08.2011
Erteilt am 14.04.2021
Vertretung
Ponder, William Anthony John · London
Slingsby Partners LLP · London
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14.04.2021
Ausführung Ausserhalb der Reihenfolge von Speicheranfragen
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Status
Angemeldet am 13.06.2017
Erteilt am 14.04.2021
Vertretung
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24.03.2021
Hardware-Tessellierungseinheiten
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Status
Angemeldet am 03.04.2019
Erteilt am 24.03.2021
Vertretung
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10.03.2021
Entrauschungsfilter
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03.03.2021
Auswahl des Fehlerzuweisungsformats für die Hardwareimplementierung eines Tiefen Neuronalen Netzwerks
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24.02.2021
Bilddaten-Kompression mit Direktzugriff
EP3783893
Nachrichtentechnik & Telekommunikation
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17.02.2021
Verifizierung des Hardware-Designs für eine Datentransformationspipeline
EP3776282
Software & Datenverarbeitung
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17.02.2021
Verifizierung des Hardware-Designs für eine Datentransformationspipeline
EP3776281
Software & Datenverarbeitung
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27.01.2021
Synchronisationssymboldetektor
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<div notation="docdba" type="abstract" xml:lang="en"><p>A synchronisation symbol detector that comprises two correlation modules and a comparison module. The first correlation module performs one or more correlations between the input signal and a down-converted version of the input signal and generates a first correlation metric from the one or more first correlations. The second correlation module performs one or more second correlations between the input signal and an up-converted version of the input signal and generates a second correlation metric from the one or more second correlations. The comparison module is configured to compare the first correlation metric and the second correlation metric and determine whether the input signal comprises a synchronisation symbol based on the comparison.</p></div> |
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20.01.2021
Schätzung des O-Qpsk-Symbol-Timings
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20.01.2021
Vorrichtung und Verfahren zur Verarbeitung von Gleitkommazahlen
EP3767455
Software & Datenverarbeitung
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13.01.2021
Zweiseitiger Filter mit Datenmodell
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06.01.2021
Zugriff auf Primitive Daten
EP3761269
Software & Datenverarbeitung
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Status
Angemeldet am 03.04.2019
Anhängig
Vertretung
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30.12.2020
Hierarchische Mantissenbitlängenauswahl zur Hardware-Implementierung eines Tiefen Neuronalen Netzwerks
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Hierarchical methods for selecting fixed point number formats with reduced mantissa bit lengths for representing values input to, and/or output, from, the layers of a DNN. The methods begin with one or more initial fixed point number formats for each layer. The layers are divided into subsets of layers and the mantissa bit lengths of the fixed point number formats are iteratively reduced from the initial fixed point number formats on a per subset basis. If a reduction causes the output error of the DNN to exceed an error threshold, then the reduction is discarded, and no more reductions are made to the layers of the subset. Otherwise a further reduction is made to the fixed point number formats for the layers in that subset. Once no further reductions can be made to any of the subsets the method is repeated for continually increasing numbers of subsets until a predetermined number of layers per subset is achieved. |
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23.12.2020
Komplementäre Vektoren
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23.12.2020
Grobtiefentest in Grafikverarbeitungssystemen
EP3754613
Software & Datenverarbeitung
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16.12.2020
Anfragen und Datenhandhabung in einer Busarchitektur
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16.12.2020
Bewegungsschätzung unter Verwendung von Zeitlich Benachbarten Blöcken
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25.11.2020
Anforderung und Datenhandhabung in einer Busarchitektur
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18.11.2020
Verifizieren des Hardware-Designs für eine Integrierte Schaltung, die eine Funktion Implementiert, die in einer oder mehreren Eingangsvariablen Polynomisch Ist
EP3739496
Software & Datenverarbeitung
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28.10.2020
Hardware-Einheit zur Durchführung von Matrixmultiplikation mit Clock-Gating
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14.10.2020
Bildrauschunterdrückung
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Status
Angemeldet am 04.03.2016
Erteilt am 14.10.2020
Vertretung
Wright, Nicholas Donald · Kings Langley
Slingsby Partners LLP · London
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14.10.2020
Mosaikverfahren mit Rekursiver Unterteilung von Dreiecken
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Status
Angemeldet am 27.05.2016
Erteilt am 14.10.2020
Vertretung
Wallis, Helen Frances Mary · London
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14.10.2020
Systeme und Verfahren zur Verarbeitung eines Stroms von Datenwerten
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Status
Angemeldet am 18.10.2018
Erteilt am 14.10.2020
Vertretung
Wright, Nicholas Donald · Kings Langley
Slingsby Partners LLP · London
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07.10.2020
Leistungsbeurteilung von Hardwaredesigns mit Formaler Verifikation
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Zusammenfassung
A hardware monitor arranged to assess performance of a hardware design for an integrated circuit to complete a task. The hardware monitor includes monitoring and counting logic configured to count a number of cycles between start and completion of the symbolic task in the hardware design; and property evaluation logic configured to evaluate one or more formal properties related to the counted number of cycles to assess the performance of the hardware design in completing the symbolic task. The hardware monitor may be used by a formal verification tool to exhaustively verify that the hardware design meets a desired performance goal and/or to exhaustively identify a performance metric (e.g. best case and/or worst case performance) with respect to completion of the task. |
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30.09.2020
Datenkomprimierung
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Status
Angemeldet am 05.10.2018
Erteilt am 30.09.2020
Vertretung
Wright, Nicholas Donald · Kings Langley
Slingsby Partners LLP · London
Zusammenfassung
Data compression (and corresponding decompression) is used to compress blocks of data values involving processes including one or more of colour decorrelation, spatial decorrelation, entropy encoding and packing. The entropy encoding generates encoded data values which have variable sizes (in terms of the number of bits). The entropy encoding uses size indications for respective sets of data values to indicate the number of bits used for the encoded data values of the set. The size indications allow the encoded data values to be parsed quickly (e.g. in parallel). |
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30.09.2020
Codierung und Decodierung von Befehlen mit Variabler Länge
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Status
Angemeldet am 21.11.2017
Erteilt am 30.09.2020
Vertretung
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30.09.2020
Mosaikverfahren
EP3703015
Software & Datenverarbeitung
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Status
Angemeldet am 27.05.2016
Anhängig
Vertretung
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23.09.2020
Empfängerdeaktivierung auf Basis von Dynamischen Messungen
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Status
Angemeldet am 31.01.2017
Erteilt am 23.09.2020
Vertretung
Dehns · London
Slingsby Partners LLP · London
Zusammenfassung
Apparatuses, methods, apparatuses, and systems for of selectively deactivating portions of a receiver based on dynamic measurements are disclosed. One embodiment of a method includes receiving, by the receiver, a wireless signal, identifying a packet within the wireless signal during a preamble of the packet, determining whether the packet cannot be decoded with a reliability greater than a threshold during the preamble of the packet, and powering down at least a portion of the receiver for at least an expected duration of the packet after determining that the packet cannot be decoded with the reliability greater than the threshold during the preamble of the packet. |
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09.09.2020
Dynamische Leistungsmessung mit Formalem Überprüfungsverfahren
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Status
Angemeldet am 17.01.2017
Erteilt am 09.09.2020
Vertretung
Wallis, Helen Frances Mary · London
Slingsby Partners LLP · London
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12.08.2020
Sortieren von Speicheradressanforderungen für den Parallelen Speicherzugriff
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Zusammenfassung
An apparatus configured to identify a set of M output memory addresses from a larger set of N input memory addresses containing at least one non-unique memory address, the apparatus comprising: a comparator block configured to perform comparisons of memory addresses from a set of N input memory addresses to generate a binary classification dataset that identifies a subset of addresses from the set of input addresses, where each address in the subset identified by the binary classification dataset is unique within that subset; a plurality of combination logic units, each combination logic unit being configured to: receive a predetermined selection of bits of the binary classification dataset; and sort its received predetermined selection of bits into an intermediary binary string in which the bits are ordered into a first group identifying addresses belonging to the identified subset, and a second group identifying addresses not belonging to the identified subset; and output generating logic configured to select between bits belonging to different intermediary binary strings to generate a binary output identifying a set of output memory addresses containing at least one address in the identified subset. |
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05.08.2020
Speicher zur Speicherung von Blöcken von Untransformierten Primitiven
EP3690798
Software & Datenverarbeitung
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29.07.2020
Kachelung eines Primitivs in einem Grafikverarbeitungssystem
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Status
Angemeldet am 01.02.2016
Erteilt am 29.07.2020
Vertretung
Genders, Robert William · Kings Langley
Slingsby Partners LLP · London
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29.07.2020
Niedrigleistungsdetektion einer Aktivierungsphrase
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Status
Angemeldet am 25.02.2016
Erteilt am 29.07.2020
Vertretung
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Wer vertritt Imagination Technologies?
Die Kanzleien und Patentanwälte, die Imagination Technologies vertreten, sowie alle Technologiefelder im vollständigen Anmelder-Profil.
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