Zinsinger, Norbert

In certain embodiments involving a Precision Time Protocol (PTP) time transmitter connected to a PTP time receiver over a link aggregation group (LAG), the receiver uses a table of delay values to compensate for differences in average transmission delay over the different LAG links when synchronizing its local clock with the transmitter's reference clock. When a LAG link is added or changed, the transmitter and receiver perform a link-delay-calibration operation to calculate the delay to be used for subsequent synchronization operations.

In certain embodiments involving a Precision Time Protocol (PTP) time transmitter connected to a PTP time receiver over a link aggregation group (LAG), the receiver suspends normal LAG processing during PTP clock-sync operations to ensure that a PTP Delay-Request message is transmitted to the transmitter over the same LAG link used by the transmitter to transmit the corresponding PTP Sync message to the receiver in order to avoid errors resulting from different LAG links having different average transmission delays.

Various example embodiments of a secure communication capability are presented. The secure communication capability may be configured to support use of a Media Access Control (MAC) Security Tag (SecTag) header, within the context of Media Access Control Security (MACsec) or any Open Systems Interconnection (OSI) layer capable of using the SecTag header, to secure communications between communication devices. The secure communication capability may be configured to support use of packet numbers (PNs), including 64-bit PNs, within the SecTag header. The secure communication capability may be configured to support use of 64-bit PNs by encoding 64-bit PNs within a Packet Number (PN) field of the SecTag header. The secure communication capability may be configured to support use of 64-bit PNs within the MAC SecTag header in a manner for supporting use of PN partitioning for secure communication over multi-link paths.

Die Erfindung betrifft ein Verfahren zur Herstellung eines Bauteils, wobei bei dem Verfahren folgende Schritte, insbesondere in der folgenden Abfolge, durchgeführt werden: Bereitstellen zumindest eines oberen Werkzeugträgers und zumindest eines unteren Werkzeugträgers, wobei der zumindest eine obere Werkzeugträger zumindest zwei obere Werkzeugmodule und der zumindest eine untere Werkzeugträger zumindest ein unteres Werkzeugmodul aufweist; Verfahren des zumindest einen oberen Werkzeugträgers und/oder des zumindest einen unteren Werkzeugträgers in zumindest einer Richtung in zumindest eine vorbestimmte Position; Kombination eines ersten oberen Werkzeugmoduls der zumindest zwei oberen Werkzeugmodule des zumindest einen oberen Werkzeugträgers und eines ersten unteren Werkzeugmoduls des zumindest einen ersten unteren Werkzeugmoduls des zumindest einen unteren Werkzeugträgers in der zumindest einen vorbestimmten Position derart, dass eine oder mehrere Arbeitsstationen zur Durchführung zumindest eines Herstellungsschritts des Bauteils ausgebildet werden; Durchführung des zumindest einem Herstellungsschritts zur Ausbildung des Bauteils, sowie eine Vorrichtung zur Herstellung eines Bauteils.

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Various example embodiments of a processor cache are presented herein. The processor cache may be configured to support redirection of memory blocks between cache lines, including between cache lines in different sets of the processor cache, thereby improving the efficiency of the processor cache by increasing the utilization of the processor cache and reducing cache misses for the processor cache. The redirection of memory blocks between cache lines may include redirection of a memory block from being stored in a first cache line of a first set of the processor cache which is the default set for the memory block (e.g., when the first set does not have any empty cache lines) to a second cache line of a second set of the processor cache which is not the default set for the memory block (e.g., the second set may be any set having at least one empty cache line).

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