STMicroelectronics International Patente

La présente description concerne un circuit d'interface (112) relié à au moins un premier et un deuxième circuits périphériques (116, 118, 120, 122), et comprenant un registre stockant un paramètre d'état, le circuit d'interface étant configuré pour : - recevoir une demande d'accès pour écriture ou lecture, en provenance d'un processeur (104) et vers une adresse de destination dans le premier circuit périphérique ; et - générer une opération d'écriture et/ou de lecture vers le premier et/ou le deuxième circuit périphérique, l'opération et sa destination étant sélectionnées en fonction de la valeur d'état, de l'adresse de destination et, par exemple, d'une valeur de donnée en provenance du processeur.

La présente description concerne un dispositif (100) de détection de court-circuit dans un circuit de courant continu comprenant une source de tension (102), un bus comportant au moins deux éléments conducteurs (104, 106) chacun couplé à l'une des bornes de la source de tension, des premier et deuxième thyristors (112, 114) couplés à la source de tension et au bus, et au moins un élément capacitif formant une capacité de stockage (118) dont chacune des électrodes est couplée à l'un des deux éléments conducteurs du bus,le dispositif de détection de court-circuit comprenant au moins un circuit de commande (124) configuré pour commander les polarisations et les régimes de fonctionnement des premier et deuxième thyristors tel qu'une phase de détection de court-circuit soit mise en œuvre avant une précharge de la capacité de stockage.

The present disclosure relates to a pixel (Pix3) comprising, on a first face, first trenches (302) parallel to a first direction (Y) and regularly spaced in a second direction (X) and second trenches (304) parallel to the second direction (X) and regularly spaced in the first direction (Y). The first trenches (302) comprise first notches (320) each extending from a first trench (320) and being aligned with a corresponding second trench (304). The second trenches (304) comprise second notches (322) each extending from a second trench (304) and being aligned with a corresponding first trench (302).

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La présente description concerne un circuit électronique (50) comprenant un substrat semiconducteur (12) ayant des première et deuxième faces (14, 16) opposées et des piliers conducteurs électriquement (60), destinés à être connectés à un élément extérieur au circuit électronique, s'étendant au travers du substrat semiconducteur (12) de la deuxième face (16) à la première face (14) et se projetant en saillie depuis la première face (14).

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La présente description concerne un circuit électronique de puissance (100) comprenant au moins un transistor de puissance (102, 106) dont la grille est couplée à un circuit de commande (104, 108) et dont la source est couplée à un premier plot de contact (114, 124), dans lequel le circuit de commande (104, 108) est couplé à un deuxième plot de contact (116, 126), et dans lequel les premier et deuxième plots de contact (114, 116, 124, 126) sont configurés pour être découplés l'un de l'autre lorsque le circuit électronique de puissance (100) est dans une configuration de test sous contrainte de la grille du transistor de puissance (102, 106) et configurés pour être couplés l'un à l'autre lorsque le transistor de puissance (102, 106) et le circuit de commande (104, 108) sont encapsulés.

La présente description concerne un procédé de fabrication d'une puce électronique comprenant les étapes successives consistant à :- prévoir une couche semiconductrice (120) située sur un isolant (130) recouvrant un substrat semiconducteur (110) ;- oxyder des premières et deuxièmes portions de la couche semiconductrice jusqu'à l'isolant, de manière à former des premières portions oxydées (140) et des deuxièmes portions oxydées (150) sur l'isolant ;- générer des contraintes (310) dans une troisième portion (210) de la couche semiconductrice non traversée par les premières et deuxièmes portions oxydées, la troisième portion s'étendant de manière continue entre les deuxièmes portions oxydées (150) ;- former des cavités (410) s'étendant au moins jusqu'au substrat semiconducteur à travers les deuxièmes portions oxydées et l'isolant ; et- former des premiers transistors à effet de champ dans et sur la troisième portion (210).

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A processing system (10a) is described. The processing system comprises a microprocessor, a memory controller, a resource and a communication system. The microprocessor is configured to send read requests in order to request the transmission of first data, or write requests comprising second data. The memory controller is configured to read third data from a memory. The processing system comprises also a safety monitor circuit (SMb) comprising an error detection circuit (46) configured to receive data bits (DATA) and respective Error Correction Code, ECC, bits (ECC), wherein the data bits (DATA) correspond to the first, second or third data. The safety monitor circuit (SMb) calculates further ECC bits and generates an error signal by comparing the calculated ECC bits with the received ECC bits. A fault collection and error management circuit (120a) receives the error signal from the safety monitor circuits (SMb). In particular the safety monitor circuit (SMb) comprises a test circuit (480) configured to provide modified data bits and/or modified ECC bits to the error detection circuit (46) as a function of connectivity test control signals (CT), whereby the error detection circuit (46) asserts the error signal as a function of the connectivity test control signals (CT). The processing system (10a) comprises also a connectivity test control circuit (130) comprising control registers programmable via the microprocessor, wherein the connectivity test control signals (CT) are generated as a function of the content of the control registers.

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La présente description concerne une alimentation à découpage comprenant :- un premier interrupteur reliant un premier noeud recevant une première tension d'alimentation à un deuxième noeud fournissant une deuxième tension de sortie ;- un deuxième interrupteur reliant un troisième noeud recevant une quatrième tension de référence audit deuxième noeud de sortie ; et- un comparateur adapté à comparer ladite deuxième tension de sortie à une troisième tension de comparaison,dans lequel, lorsque l'alimentation à découpage fonctionne dans un mode à suppression d'impulsion, le comparateur est adapté à indiquer que la deuxième tension de sortie est supérieure à la troisième tension de comparaison pendant une partie de la phase de conduction dudit premier interrupteur, etdans lequel l'alimentation à découpage transitionne d'un mode à suppression d'impulsion à un mode de conduction continue dès que ladite deuxième tension de sortie est inférieure à ladite troisième tension de comparaison.