STMicroelectronics International

La présente description concerne un circuit d'alimentation d'un dispositif électronique adapté à recevoir de l'énergie de la part d'une première source d'énergie et d'une deuxième source d'énergie (VCC100), comprenant : - un premier circuit de sélection (121) de source d'énergie adapté à recevoir de l'énergie de la part de la première source d'énergie et de la deuxième source d'énergie, et à fournir une première tension d'alimentation (VCCint120) et un signal (VCC_path120) indiquant la source d'énergie fournissant ladite première tension d'alimentation (VCCint120) ; et - un deuxième circuit (122) adapté à comparer ladite première tension d'alimentation (VCCint120) à une première tension de référence ou à une deuxième tension de référence en fonction d'une valeur dudit signal (VCC_path120), si ladite première tension d'alimentation (VCCint120) est supérieure à ladite première ou deuxième tension de référence, alors ladite première tension d'alimentation (VCCint120) est utilisée pour l'alimentation du dispositif électronique.

La présente description concerne un dispositif NFC de type A comprenant un démodulateur de trames de type A configuré pour entraîner un réveil d'une unité de commande lorsqu'au moins un début de trame est détecté comme n'étant pas de type A.

A voltage reference circuit includes: a Zener diode and a synchronization circuit coupled to a cathode of the Zener diode. The synchronization circuit includes a first circuit and a second circuit, where each of the first circuit and second circuit includes: a current source coupled between a supply voltage node and a first node; a first switch coupled between the first node and a reference voltage node; a first capacitor coupled between the first node and a second node; a second switch coupled between the second node and the supply voltage node; and a third switch coupled between the second node and the cathode of the Zener diode.

According to an embodiment, a crystal oscillator control system includes a digital calibration loop working with an analog automatic level control loop to optimize oscillation amplitude and drive level. The system includes a clock cycle counter (306) that monitors oscillation cycles and triggers a comparison (302) between a peak envelope signal and a programmable reference swing voltage. Based on this comparison, a bias current modifier circuit (304) adjusts a bias current code (I_BIAS) to optimize oscillation amplitude. The digital calibration process occurs at each startup, beginning with a maximum bias current code to ensure reliable startup, then systematically reducing the current to achieve the target oscillation amplitude.

La présente description concerne un système comprenant un ensemble principal de circuits et un ensemble auxiliaire de circuits , les ensembles principal et auxiliaire comprenant les mêmes circuits, chaque circuit de l'ensemble principal étant configuré pour fournir au moins un signal de sortie destiné à être comparé à un signal de sortie équivalent généré par un circuit de l'ensemble auxiliaire, au moins un circuit de l'ensemble auxiliaire comprenant un bloc fonctionnel , équivalent à un bloc fonctionnel de l'ensemble principal, désactivé ; ledit bloc fonctionnel désactivé ne participant pas à la génération des signaux de sortie de l'ensemble auxiliaire destinés à être comparés à des signaux de l'ensemble principal.

In accordance with various embodiments of the present disclosure, a method for detecting if a device is in water or not in water is provided. In some embodiments, the method comprises detecting, by a finite state machine (FSM) using pressure data from a pressure sensor, pressure indicative of whether the device is in water or not in water; transitioning, by the FSM based on the detected pressure, between different states of the FSM; and determining, by the FSM based on the detected pressure, a desired full-scale range of the pressure sensor.

La présente description concerne un dispositif de protection contre les décharges électrostatiques (200) comprenant successivement :- un substrat semiconducteur (101) dopé du type P ;- une première couche semiconductrice (103) dopée du type N, sur et en contact avec une face supérieure du substrat ;- une deuxième couche semiconductrice (115) dopée d'atomes de bore, sur et en contact avec la première couche, la deuxième couche ayant une concentration en atomes de bore supérieure ou égale à 10¹⁷ atomes/cm³ ; et- une troisième couche semiconductrice dopée du type N, sur une face supérieure de la deuxième couche, la première couche étant plus fortement dopée que la troisième couche,le dispositif comportant en outre des tranchées d'isolation (107) s'étendant à travers les première, deuxième et troisième couches et débouchant dans le substrat, définissant, dans la troisième couche, entre les tranchées, au moins un caisson.

The present disclosure relates to a step-down converter operating at a constant switching period (Tsw). The high side and low side switches of the converter are controlled by comparing a current (IL) flowing across an inductor connected to the converter with a first threshold (ThH) equal to ILtarget + ILband/2 and a second threshold (ThL) equal to ILtarget - Ilband/2. ILtarget is determined by a constant target average value (Icst) of the current (IL). ILband is determined based on one of the following equations: ILband = Vld / Lv * Toff , <img class="EMIRef" id="9f3113c2-0da4-460a-ad72-27562fa0910e-ia01" /> with Toff a value of an ON-time duration of the low side switch, Lv an inductance value of the inductor (L), and Vld a voltage across a load connected to the inductor, and ILband = Tsw * Vld / Lv * 1 − Vld / Vsup , <img class="EMIRef" id="9f3113c2-0da4-460a-ad72-27562fa0910e-ia02" /> with Tsw the constant switching period, and Vsup a supply voltage.

La présente description concerne un dispositif comprenant au moins une cellule mémoire, la cellule mémoire comprenant : - une zone active (20b), en un matériau semiconducteur, comprenant des régions de source et de drain (22); - une première grille de sélection (26) en un matériau semiconducteur s'étendant de manière parallèle à la zone active (20b), la première grille de sélection étant séparée de la zone active par une première couche en un matériau diélectrique (28) ; et - une deuxième grille de mesure (30a, 30b) reposant sur les régions de source et de drain et sur la première grille.

An in-memory computation device has: a word line activation circuit that receives input values and, in response, provides activation signals to word lines, as a function of the plurality of input values; a bias circuit that provides a corrected bias voltage to a bit line; and a memory array with memory cells couplable to the bit line and each to a word line. The memory cells are configured to be traversed by cell current that is a function of the bias voltage, an activation signal, and a computational weight. The bit line is configured to be traversed by a bit line current that is a function of a sum of the cell currents. A detection circuit provides, as a function of the bit line current, an output signal indicative of charge flowed in the bit line. The bias voltage is a function of a common bias signal and a calibration factor that is determined during a calibration step and is representative of an error between an actual computational result and an ideal computational result of the calibration step.