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L'invention concerne un procédé de fabrication de microstructures. On fournit tout d'abord un substrat (10), le substrat (10) présentant une face supérieure (11) s'étendant principalement parallèlement à un plan dit plan principal (XY). On réalise ensuite une gravure du substrat (10) à partir de sa face supérieure (11) de manière à former au moins un plot (100) dans le substrat (10), le plot (100) présentant, en projection dans le plan principal (XY), une première surface S100. On réalise ensuite une électro-gravure de l'au moins un plot (100) de sorte à former un pilier (1000), le pilier (1000) présentant, en projection dans le plan principal (XY), une deuxième surface S1000, avec S1000<S100.

L'invention concerne un transistor de puissance 0 à base d'un matériau III-V comprenant :- un empilement 1 de couches 10, 11, 12, 13, 14 selon une direction verticale (z), ledit empilement comprenant, à partir d'une surface supérieure 100 dudit empilement :∘ Une première barrière 11 à base d'AlGaN,∘ Une deuxième barrière 12 à base d'AlGaN ou à base de GaN,∘ Une troisième barrière 13 à base d'AlGaN, et∘ Une couche 10 à base dudit matériau III-V,- un motif de grille 20 comprenant :∘ Une grille métallique 21,∘ Un diélectrique de grille 22,ledit transistor étant tel que le motif de grille traverse totalement la première barrière 11, la deuxième barrière 12 et la troisième barrière 13 et en partie la couche à base dudit matériau III-V 10, selon la direction verticale (z).

This invention concerns an optoelectronic device (1) comprising: - a silicon-based substrate (10), - an array (14) of group-IV based nanowires (13) extending along a z direction, each nanowire (13) comprising: • a first portion (130) comprising at least one group IV element, the first portion (130) having a first conductivity of a first type of carrier, • a second portion (132) comprising at least one group IV element, the second portion (132) having a second conductivity of a second type of carrier, • an active region (131) comprising at least one group IV element, the active region (131) being configured to emit or absorb infrared radiation (3) of wavelength λ, said active region (131) being inter-posed between the first portion (130) and the second portion (132).

A method for determining a threshold value in a system, using both classical and quantum computing. The method involves setting initial conditions, generating quantum-random numbers, simulating the time evolution of the system's state, and determining the threshold value based on a given criterion and a distribution of final states. The simulation is partitioned into subsets for efficient computation, and the threshold value is calculated from the resulting manifolds.

L'invention concerne un dispositif optoélectronique (1) comprenant : un substrat (10) comprenant un guide d'onde (11) silicium, une structure III-V (12) formant un premier guide d'onde et comprenant : une première couche (13), par exemple dopée -n, une couche optiquement active (14), une deuxième couche (15) par exemple dopée -p, et une couche intermédiaire (16) à base d'un matériau III-V configurée pour former un guide d'onde d'indice de réfraction effectif compris entre l'indice de réfraction effectif du premier guide d'onde et l'indice de réfraction effectif du guide d'onde silicium (11), de façon à obtenir un couplage optique entre le premier guide d'onde (12) et le guide d'onde intermédiaire (16), et un couplage optique entre le guide d'onde intermédiaire (16) et le guide d'onde à base de silicium (11).

L'invention concerne un système et un procédé de thermoconversion flexible de biomasse par torréfaction ou par carbonisation hydrothermale de toutes sortes de biomasses en fonction du pourcentage d'humidité de la biomasse. La présente invention concerne le domaine technique de la thermoconversion de biomasses et déchets pour produire de l'énergie et/ou des matériaux. L'invention trouvera plus particulièrement son application pour la valorisation des boues de stations d'épuration, des lisiers, des déchets de bois flottés dont les humidités peuvent être très variables

L'invention concerne un procédé de fabrication d'un niveau d'interconnexion comprenant : • une formation, sur un substrat (S), d'une première couche métallique (21), • une formation, sur la première couche métallique (21), d'une couche d'arrêt de gravure (30), • une structuration de la couche d'arrêt de gravure (30), • une formation, sur la couche d'arrêt de gravure structurée comprenant une ouverture de via (30v), d'une deuxième couche métallique (22), • une formation, sur la deuxième couche métallique (22), d'un deuxième masque définissant un motif de via (40v) à l'aplomb de l'ouverture de via (30v), • une gravure de la deuxième couche métallique (22), configurée pour former un via (61) sous le deuxième masque, puis • une gravure de la première couche métallique (21), configurée pour former une ligne (62) sous la couche d'arrêt de gravure structurée, la ligne (62) étant connectée au via (61) au travers de l'ouverture de via (30v).

L'invention concerne un dispositif électronique comprenant : - un composant présentant une résistance (R120) à coefficient de température négatif, et - un moyen de contrôle de la température présentant une résistance électrique (R130) variant en fonction de la température T de sorte que la somme de la résistance totale (R) soit, sur une deuxième sous-gamme de température (302), supérieure à une température de consigne (305), strictement supérieure à la résistance totale (R) à la température de consigne (305).

L'invention concerne un dispositif mémoire comprenant : • un transistor (1), • une interconnexion (I) connectant la source (12), comprenant : une ligne (212), un via (222), une première portion (32a) d'une couche d'arrêt de gravure (30) intercalée entre le via (222) et la ligne (212), • un élément mémoire (M) connectant le drain (13), comprenant : - une première électrode (E1) comprenant une ligne (211), un via (221), et une deuxième portion (32b) de la couche d'arrêt intercalée entre les deux, - une couche (31) à base d'un matériau diélectrique ou ferroélectrique couvrant la ligne (211) et le via (221), - une deuxième électrode (E2) surmontant la couche (31), • une interconnexion (I) connectant la grille (10), comprenant : une ligne (212), un via (222), et une troisième portion (32c) de la couche d'arrêt intercalée entre les deux.

La divulgation concerne un procédé de fabrication d'une jonction Josephson comprenant :- une fourniture d'un substrat (S),- une formation d'une première couche supraconductrice (21),- une formation d'une couche barrière (30a),- une structuration de la couche barrière (30a) pour former un motif fermé (31) et un motif ouvert (32a),- une formation d'une deuxième couche supraconductrice (22),- une gravure de la deuxième couche supraconductrice (22), configurée pour former des vias (221, 222) en s'arrêtant sur la couche barrière (30a) et,- une gravure de la première couche supraconductrice (21) de part et d'autre du motif fermé (31) et du motif ouvert (32a), configurée pour former des lignes (211, 212).