imec Patente
🇧🇪 Belgien
Imec ist ein belgisches Forschungszentrum mit Sitz in Leuven, das auf Nanoelektronik, Halbleitertechnologie und digitale Technologien spezialisiert ist.
Patente nach Anmeldejahr
Nach Anmeldejahr. Patentanmeldungen werden in der Regel erst 18 Monate nach der Anmeldung veröffentlicht, daher sind die jüngsten Jahre noch unvollständig. Der graue Balkenanteil zeigt eine Hochrechnung auf Basis der typischen Veröffentlichungsverzögerung.
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2.629 gesamt| Patent | |||
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01.10.2025
Verfahren zur Herstellung einer Tmd-Schichtstruktur
Halbleiter & Elektrische Bauelemente
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Status
Angemeldet am 28.03.2024
Anhängig
Vertretung
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01.10.2025
Cfet-Struktur und Verfahren zur Herstellung einer Cfet-Struktur
Halbleiter & Elektrische Bauelemente
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01.10.2025
Verfahren zur Herstellung einer Fotovoltaischen Vorrichtung und Fotovoltaische Vorrichtung
Halbleiter & Elektrische Bauelemente
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01.10.2025
Quantenvorrichtung und Verfahren zum Betrieb einer Quantenvorrichtung
Software & Datenverarbeitung
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Status
Angemeldet am 27.03.2024
Anhängig
Vertretung
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01.10.2025
Werkzeug zur Analyse der Chemischen Zusammensetzung und Struktur von Nanoschichten
Mess-, Prüf- & Zeitmesstechnik
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01.10.2025
Optischer Symmetrischer Homodynempfänger
Nachrichtentechnik & Telekommunikation
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01.10.2025
Matrix-Vektor Multiplikationen Basiert auf Ladungsbeschleimung von Speicherzellenketten
Software & Datenverarbeitung
Akustik, Musik & Datenspeicherung
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24.09.2025
Verfahren zur Herstellung eines Kontakts für ein Halbleiterbauelement und Kontakt für ein Halbleiterbauelement
Halbleiter & Elektrische Bauelemente
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Zusammenfassung
The present invention provides a method for forming a contact (100) for a semiconductor device, the method comprising: forming a first layer (102) comprising at least one of: a silicon layer doped with phosphorus, Si:P layer; a silicon layer doped with antimony, Si:Sb layer; a silicon layer doped with arsenic, Si:As layer; forming a second layer (104) on top of the first layer (102), the second layer (104) comprising a silicon layer doped with phosphorus, Si:P layer, a phosphorus concentration of the second layer (104) being at least 4%; forming a third layer (106) on top of the second layer (104), the third layer (106) comprising scandium; forming a capping layer (108) above the third layer (106), the capping layer (108) being configured to prevent oxidation of the third layer (106); performing a first anneal. The present invention also provides a contact (100) for a semiconductor device. |
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24.09.2025
Entfernen eines Organischen Opfermaterials aus einem 2D-Material
Halbleiter & Elektrische Bauelemente
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Status
Angemeldet am 05.11.2018
Erteilt am 24.09.2025
Zusammenfassung
In a first aspect, the present invention relates to a method for removing an organic sacrificial material (301) from a 2D material (200), comprising: (a) providing a target substrate (120) having thereon the 2D material (200) and a layer of the organic sacrificial material (301) over the 2D material (200), (b) infiltrating the organic sacrificial material (301) with a metal or ceramic material (311), and (c) removing the organic sacrificial material (301). |
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24.09.2025
Digital Gesteuerter Verstärker mit Variabler Verstärkung
Elektronik & Schaltungstechnik
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Status
Angemeldet am 12.11.2019
Erteilt am 24.09.2025
Vertretung
Ipsilon Belgium · Gent
IP HILLS NV · Gent
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24.09.2025
Verfahren zur Herstellung einer Verbindungsschicht
Halbleiter & Elektrische Bauelemente
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24.09.2025
Herstellung von Geteilten Leitenden Vias
Halbleiter & Elektrische Bauelemente
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24.09.2025
Halbleiteranordnung
Halbleiter & Elektrische Bauelemente
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Status
Angemeldet am 20.03.2024
Anhängig
Vertretung
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24.09.2025
Instrument, System und Verfahren zur Tröpfchenmanipulation
Verfahrens- & Trenntechnik
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24.09.2025
Verfahren und System zur Tröpfchenmanipulation
Verfahrens- & Trenntechnik
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24.09.2025
Verfahren zur Markierung von Nukleinsäuren
Pharma & Biotechnologie
Mess-, Prüf- & Zeitmesstechnik
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Status
Angemeldet am 12.04.2022
Erteilt am 24.09.2025
Vertretung
Winger · Boortmeerbeek
DenK iP bv · Boortmeerbeek
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24.09.2025
Quantenbit-Chip mit Gestapelten Wafern und Verfahren zu dessen Herstellung
Software & Datenverarbeitung
Halbleiter & Elektrische Bauelemente
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18.09.2025
Clock and data recovery circuitry for sampling a burst serial data signal
Elektronik & Schaltungstechnik
Nachrichtentechnik & Telekommunikation
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Status
Angemeldet am 06.03.2025
Anhängig
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18.09.2025
Interconnecting integrated circuit modules of a semiconductor system
Optik & Fototechnik
Software & Datenverarbeitung
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Status
Angemeldet am 13.02.2025
Anhängig
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17.09.2025
Phasengesteuerte Ultraschallvorrichtung zur Erzeugung eines Druckfokuspunktes
Verfahrens- & Trenntechnik
Mess-, Prüf- & Zeitmesstechnik
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Status
Angemeldet am 29.11.2019
Erteilt am 17.09.2025
Vertretung
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17.09.2025
Integrierte Optische Struktur und Verfahren zur Herstellung einer Integrierten Optischen Struktur
Mess-, Prüf- & Zeitmesstechnik
Optik & Fototechnik
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17.09.2025
Verfahren zur Longitudinalen Magnetresonanzbildgebung
Mess-, Prüf- & Zeitmesstechnik
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17.09.2025
Verfahren zur Herstellung einer Halbleitervorrichtung mit Vergrabener Stromschiene
Halbleiter & Elektrische Bauelemente
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17.09.2025
Rekonstruktionsverfahren für Atomsondentomografie
Mess-, Prüf- & Zeitmesstechnik
Halbleiter & Elektrische Bauelemente
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Status
Angemeldet am 09.07.2021
Erteilt am 17.09.2025
Vertretung
Winger · Boortmeerbeek
DenK iP bv · Boortmeerbeek
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10.09.2025
Erfassung des Absorptionsspektrums eines Fluids
Verfahrens- & Trenntechnik
Mess-, Prüf- & Zeitmesstechnik
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Status
Angemeldet am 30.06.2016
Erteilt am 10.09.2025
Vertretung
Patent Department IMEC · Leuven
DenK iP · Boortmeerbeek
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04.09.2025
Solid electrolyte and electrode for a solid-state battery comprising functional fillers and dispersing agents, and methods for producing the same
Halbleiter & Elektrische Bauelemente
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Status
Angemeldet am 28.02.2025
Anhängig
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03.09.2025
Verfahren zur Herstellung eines Halbleiterbauelements und Halbleiterbauelement
Halbleiter & Elektrische Bauelemente
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Zusammenfassung
A method (100) for forming a semiconductor device (1), the method comprising:forming a stack of field effect transistors (60), FETs, on top of a substrate (4), the stack of FETs comprising a bottom FET (61) and a top FET (62), the bottom FET (61) comprising at least a first source/drain region (51);forming a first insulating layer (11) laterally surrounding the stack of FETs (60);etching a hole (20) into the first insulating layer (11), the hole (20) extending between a top endpoint (26) and a bottom endpoint (25);filling the hole (20) with electrically conductive material such that the electrically conductive material of the filled hole (20) forms a via (21);etching, from a bottom side (4b) of the substrate (4) towards the first insulating layer (11), a trench (30), such that a top part (30p) of the trench (30) comprises both a bottom side (51b) of the first source/drain region (51) and the bottom endpoint (25);filling the top part (30p) of the trench (30) with electrically conductive material, such that the electrically conductive material of the filled top part (30p) of the trench (30) electrically connects the bottom side (51b) of the first source/drain region (51) to the bottom endpoint (25) of the via (21). |
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03.09.2025
Plasmaätzverfahren
Metallurgie & Oberflächentechnik
Halbleiter & Elektrische Bauelemente
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03.09.2025
Halbleiterbauelement mit Rückseiten-I/o-Signalführung
Halbleiter & Elektrische Bauelemente
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Zusammenfassung
The invention is related to a semiconductor component, for example an integrated circuit chip, comprising a semiconductor substrate (1) having active devices (7) at the front side thereof and I/O terminals (19) at the back side of the component. The terminals are connected to the active devices through TSV connections (16b) and buried rails (15b) in an area (5) of the substrate that is separate from the area (4) in which the active devices are located. According to the invention, the I/O TSV connections (16b) are located in a floating well (25) of the substrate that is separated from the rest of the substrate by a second well (26) formed of material of the opposite conductivity type compared to the material of the floating well. The second well (26) comprises at least one contact (28) configured to be coupled to a voltage that is suitable for reverse-biasing the junction (27) between the floating well (25) and the second well (26). In this way, a small capacitance is placed in series with the large parasitic capacitance generated by a thin dielectric liner that isolates the I/O TSVs and I/O rails from the substrate, thereby mitigating the negative effect of the large parasitic capacitance. According to preferred embodiments, additional contacts and conductors are provided which are configured to create an ESD protection circuit for protecting the I/O TSVs (16b) and the I/O rails (15b) from electrostatic discharges. |
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03.09.2025
Feststoffelektrolyt, Elektrode, Stromspeicherelement und Verfahren zur Herstellung eines Feststoffelektrolyten
Halbleiter & Elektrische Bauelemente
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03.09.2025
Mikrooptomechanischer Sensor und Herstellungsverfahren dafür
Mess-, Prüf- & Zeitmesstechnik
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03.09.2025
Vorrichtung, System, Verfahren und Computerprogramm zur Verarbeitung von Biologischem Material
Verfahrens- & Trenntechnik
Pharma & Biotechnologie
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03.09.2025
Mikrofluidikchip zur Durchführung einer Biochemischen Reaktion
Verfahrens- & Trenntechnik
Pharma & Biotechnologie
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03.09.2025
Verfahren zur Herstellung einer Probe für die Transmissionselektronenmikroskopie
Metallurgie & Oberflächentechnik
Mess-, Prüf- & Zeitmesstechnik
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Zusammenfassung
A substrate (1) is provided comprising on its surface a patterned area (8) defined by a given topography. The substrate is to be processed for obtaining a TEM sample (4) in the form of a slice of the substrate . According to the method of the invention, a conformal layer (7) of contrasting material is deposited on the topography, by depositing a layer (5) of the contrasting material on a local target area (6) of the substrate, spaced apart from the patterned area (8). The material is deposited by Electron Beam Induced Deposition (EBID). The deposition parameters, the thickness of the layer (5) deposited in the target area (6), and the distance of said target area to the patterned area, are such that a conformal layer (7) of the contrasting material is formed on the topography of the patterned area (8). This is followed by the deposition of the protective layer (10), which does not damage the topography in the patterned area (8), as it is protected by the conformal layer (7). The TEM sample (4) is prepared in a manner known in the prior art, for example by FIB. The conformal contrasting layer (7) provides a good contrast with the protective layer, thereby allowing a high quality TEM analysis. |
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03.09.2025
Flüssige Elektrochemische Speichervorrichtung
Akustik, Musik & Datenspeicherung
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Status
Angemeldet am 28.12.2020
Erteilt am 03.09.2025
Vertretung
Winger · Boortmeerbeek
DenK iP bv · Boortmeerbeek
Zusammenfassung
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03.09.2025
Photonische Integrierte Signalverarbeitungsvorrichtung
Optik & Fototechnik
Nachrichtentechnik & Telekommunikation
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03.09.2025
Verfahren zur Entrauschung eines Elektronenmikroskopbildes
Mess-, Prüf- & Zeitmesstechnik
Software & Datenverarbeitung
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Status
Angemeldet am 10.09.2020
Erteilt am 03.09.2025
Vertretung
Zusammenfassung
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03.09.2025
Festelektrolyt und Elektrode für eine Festkörperbatterie mit Funktionellen Füllstoffen und Dispergiermittel sowie Verfahren zu dessen Herstellung
Halbleiter & Elektrische Bauelemente
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Zusammenfassung
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27.08.2025
Halbleiterbauelement mit einem oder mehreren Leitern mit einem Stapel aus Ferromagnetischen und Nichtmagnetischen Materialien
Halbleiter & Elektrische Bauelemente
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Zusammenfassung
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27.08.2025
Kraftmessvorrichtung und Verfahren zur Herstellung einer Kraftmessvorrichtung
Mess-, Prüf- & Zeitmesstechnik
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Zusammenfassung
A force sensing device (100) comprises: a flexible substrate (102); a sensor unit (112) arranged thereon comprising: at least one first electrode (114a-d) in a first layer (116); at least one second electrode (120) in a second layer (122); wherein a plurality of first electrodes (114a-d) and/or second electrodes is provided; an intermediate structure (130) between the first and second electrodes for changing characteristics upon a force being received; trench(es) (140) in the second layer (122) partially surrounding the second electrode(s) (120), wherein bridging structure(s) (142) provides an anchoring position defining a fixed relation between the first and second layers (116; 122); a rigid projecting structure (150) projecting from the second layer (122) and connected to the second electrode(s) (120), wherein the rigid projecting structure (150) is embedded in an elastic material (152) for allowing the rigid projecting structure (150) to be tilted in relation to the first layer (116). |
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Wer vertritt imec?
Die Kanzleien und Patentanwälte, die imec vertreten, sowie alle Technologiefelder im vollständigen Anmelder-Profil.
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